CadenceTECHTALK: Design, Simulate, and Validate Your Circuit with PSpice
24 April 2024 Alok Tripathi, Senior Product Engineering […]
這位作者還沒有寫個人簡歷。我們為 poweruser 對 86 篇日誌做的貢獻感到驕傲。
24 April 2024 Alok Tripathi, Senior Product Engineering […]
版本:v17.2 以上 實務上我們有時候會因為一些特殊的Layout狀況,而造成出現固定類型的DRC,因為我們 […]
版本:v17.4 這個錯誤訊息會造成無法在OrCAD Capture對該零件使用Show Footprint的 […]
Version: 17.2以上 電路圖如何輸出零件料號、Symbol Name以及Footprint資訊,請參 […]
版本:v17.2 通常我們使用Allegro對被動零件設定了Signal Model之後,Allegro便會自 […]
版本:V17.4 我們在Layout時,有可能會遇到對功能或電路邏輯來看是正常的,但是卻會造成PCB生產或是組 […]
版本:v17.4 我們常會利用OrCAD與Allegro 相互Cross probing來尋找零件並做Plac […]
版本:v17.4 當我們要修改線路圖中的Net Alias時,由於OrCAD Capture沒有批量修改Net […]
20 Dec 2023 Optimality 智慧系統引擎偕同Clarity 3D 求解器 提供快速、準確、以 […]
版本:V17.4 有時候遇到臨時需要變更Footprint的情況,但是發現用Netlist進行Netin依舊無 […]
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